【高斯摩分享】 晶圆研磨终极攻略！超薄晶圆粗糙度 + 扇出封装翘曲双优化，良率提升 25%

半导体制造中最头疼的两大难题 —— 超薄晶圆表面划痕多、扇出型封装（FOWLP）翘曲严重，

是不是让你反复试错还浪费成本？这份国立中山大学的硕士论文干货，

通过实验 + 模拟 + 理论三重验证，把研磨参数、表面粗糙度、封装翘曲的核心关系拆得明明白白，

不仅有可直接套用的参数表，还能让翘曲幅度降低 25%，工艺工程师收藏起来，直接落地提效！

一、先搞懂：研究到底解决了啥问题？

论文核心聚焦两个关键痛点，直击产线核心需求：

超薄晶圆表面粗糙度：背面研磨后表面凹凸、划痕多，影响后续键合和散热；

扇出型封装翘曲：研磨后残应力释放 + 材料热膨胀不匹配，导致晶圆翘曲，后续封装良率暴跌。

研究通过 “田口设计法 + 有限元模拟（ANSYS）+ 理论计算”，搞清楚了研磨参数（砂轮转速、晶圆转速、进给率）

和结构参数（晶片 / EMC 尺寸、切割道宽度）的影响规律，最终实现 “粗糙度精准预测 + 翘曲大幅改善”。

划重点：不用再盲目调参数！论文给出的公式和参数组合，

能直接预测表面粗糙度，翘曲改善幅度最高达 25%，废片率直接下降！

二、关键发现：3 个核心结论，产线直接用

1. 研磨参数怎么调？粗糙度最低！

通过 7 组实验 + 模拟验证，发现 3 个参数对表面粗糙度（Ra）影响最大，关系直接记：

核心逻辑：砂轮转速快→单颗磨粒切削力小→划痕浅；进给率快→磨粒切削深度深→表面起伏大，

按这个逻辑调参数，粗糙度可控制在 0.0067-0.021μm！

2. 扇出封装翘曲？这 4 个因素是关键！

论文通过实验设计法（DoE）分析 7 个因子，发现影响翘曲的核心因素排序：

晶片宽度（占比 34.78%）：晶片越宽，翘曲越小（负相关）；

EMC 宽度（占比 26.5%）：EMC 越宽，翘曲越大（正相关）；

EMC 厚度（占比 20.92%）：EMC 越厚，翘曲越小（负相关）；

晶片厚度（占比 6.94%）：晶片越薄，翘曲越小（负相关）。

划重点：不用纠结所有参数！优先调整晶片和 EMC 的宽 / 厚度，比调切割道（影响仅 0.02%）管用 100 倍！

3. 终极改善效果：数据说话

表面粗糙度：通过参数优化，晶圆边缘粗糙度从 0.021μm 降至 0.009μm，划痕减少 80%；

扇出封装翘曲：从 10.97mm 降至 8.23mm，改善幅度 25%，后续封装良率提升 18%；

预测精度：通过模拟 + 理论公式，粗糙度预测误差＜5%，翘曲预测误差＜1.5%，不用反复试错。

三、实操攻略：直接抄作业的参数 & 结构设计

1. 研磨参数最佳组合（直接输入设备）

2. 扇出封装结构最佳化设计

四、避坑要点：3 个新手必看误区

只调单一参数：比如只降进给率求低粗糙度，却忽略砂轮转速，反而降低产能，要按 “高砂轮转速 + 低进给率” 组合来；

忽视晶片厚度影响：超薄晶圆（＜300μm）研磨时，厚度越薄应力越大，需同步降低进给率，否则易崩边；

盲目加宽切割道：论文证明切割道对翘曲影响仅 0.02%，不如优化晶片 / EMC 尺寸，白费功夫还浪费晶圆面积。