【高斯摩分享】3D 封装的 “垂直导线” 黑科技！TSV 制程全解析：打个小孔，让芯片更快更薄

手机越做越薄、电脑性能越来越强，背后藏着一个关键技术 ——TSV（硅通孔）！作为 3D 封装的 “核心骨架”，

它不用扩大芯片面积，只要在硅片上打些垂直小孔，

就能实现芯片垂直堆叠、异质整合，让信号传输速度翻倍、功耗大减。

今天就用通俗语言讲清从 “打孔” 到 “接合” 的全流程，不管你是行业新手还是数码爱好者，都能 get 核心知识点！

一、先搞懂：TSV 到底是什么？为啥这么重要？

TSV（Through Silicon Via）直译是 “穿透硅的通孔”，简单说就是在芯片或晶圆上打垂直小孔，

然后填充导电材料，实现上下层芯片的直接互连。

它的核心优势，比传统引线键合（相当于 “绕路的电线”）强太多：

导线超短：互连长度仅等于芯片厚度（目前已低至 70μm），信号延迟和寄生损耗（杂散电容、电感等）大幅降低；

密度超高：垂直堆叠 + 面积矩阵封装，能大幅提高互连密度，让芯片更小巧；

异质整合：可将不同功能芯片（比如处理器 + 内存）堆叠在一起，不用考虑工艺兼容问题；

性能升级：高速传输 + 低功耗，完美适配 5G、AI、服务器等高性能设备需求。

业内甚至认为，TSV 是 3D 系统整合的 “关键钥匙”，也是半导体封装技术的下一代核心方向。

二、核心制程：4 步搞定 TSV，每步都有 “技术选型”

TSV 的制造逻辑很清晰：先打孔、再填充、接着接合、最后薄化，其中前 3 步是技术核心，每步都有不同方案可选：

1. 第一步：导孔形成（打孔）—— 给硅片开 “垂直通道”

核心是在硅片上打出符合要求的小孔，孔径 5~100μm、深度 10~100μm，关键要保证孔壁平直、无残渣，目前主流 3 种技术：

2. 第二步：导孔填充（填导电材料）—— 给小孔 “装电线”

打孔后要先做绝缘层（避免硅和导电材料短路），再填充导电材料，绝缘层常用氧化硅（SiO₂），导电材料有 3 种主流选择：

3. 第三步：晶圆接合（粘在一起）—— 让堆叠芯片 “稳得住”

填充后要将两片晶圆（或芯片）精准对齐并接合，目前主流 “聚合物接合”，不用复杂表面处理，流程简单：

给晶圆表面涂液态聚合物（常用 BCB、聚酰亚胺等）；

加热去除溶剂，让聚合物形成交联结构；

真空环境下对齐晶圆并加压接合，最后烘烤固化。

优势：接合温度低、与 IC 制程兼容、对表面颗粒污染不敏感；

挑战：烘烤过程中容易出现对位不准，是目前需要克服的技术瓶颈。

4. 第四步：晶圆薄化（磨薄）—— 让芯片 “更小巧”

接合后需将上层晶圆磨薄到目标厚度（50~100μm），既减少整体封装体积，又能让 TSV 互连更高效，

这一步需配合精密研磨和抛光技术，避免晶圆破损。

三、关键选型：不同场景怎么选技术？

TSV 制程没有 “万能方案”，需根据需求灵活搭配：

高精度、小孔径（＜25μm）需求：选 Bosch DRIE 蚀刻 + 铜填充；

低成本、大孔径（＞25μm）需求：选激光钻孔 + 钨 / 钼填充；

深孔、低应力需求：选 “聚合物 + 铜” 混合填充 + BCB 聚合物接合；

异质整合（比如处理器 + 内存堆叠）：优先 Bosch DRIE + 聚合物接合，保证互连精度和可靠性。

四、现存挑战：TSV 普及还需跨 3 道坎

虽然 TSV 优势突出，但目前还没完全大规模普及，核心面临 3 大技术瓶颈：

热机械应力：铜与硅的热膨胀系数差距大，深孔填充后易开裂，需靠聚合物混合填充或新型材料解决；

对位精度：聚合物接合时，烘烤过程会导致晶圆轻微变形，影响对齐精度；

制程兼容：TSV 制程需与现有 IC 制造流程适配，避免额外增加成本和复杂度。

不过行业已在积极突破，比如 IMEC 的聚合物填充方案、优化的 Bosch DRIE 制程，都在逐步解决这些问题。

五、未来趋势：3D 系统整合是终极方向

TSV 技术的核心目标，是实现 “3D 系统整合”—— 将处理器、内存、传感器、

射频芯片等不同功能器件，通过垂直堆叠和 TSV 互连，

做成一个 “超级芯片”。未来随着 5G、AIoT、高性能计算的发展，

TSV 将成为高端芯片的标配，让电子设备更小巧、更快、更省电。